Firma (automatización del diseño electrónico) - Signoff (electronic design automation)

En el diseño automatizado de circuitos integrados , las comprobaciones de firma (también escritas como firma ) son el nombre colectivo que se le da a una serie de pasos de verificación que el diseño debe pasar antes de que pueda ser grabado . Esto implica un proceso iterativo que involucra arreglos incrementales en todos los ámbitos utilizando uno o más tipos de verificación y luego volver a probar el diseño. Hay dos tipos de aprobaciones: firma de entrada y salida de back-end . Después de la firma de back-end, el chip pasa a la fabricación. Después de enumerar todas las características en la especificación, el ingeniero de verificación escribirá la cobertura de esas características para identificar errores y enviará el diseño RTL al diseñador. Los errores o defectos pueden incluir problemas como características faltantes (comparar el diseño con la especificación), errores de diseño (errores tipográficos y funcionales), etc. Cuando la cobertura alcanza un% máximo, el equipo de verificación lo aprobará. Al utilizar una metodología como UVM, OVM o VMM, el equipo de verificación desarrolla un entorno reutilizable. Hoy en día, UVM es más popular que otros.

Verificar tipos

Cheques SIGNOFF han vuelto más complejas como VLSI diseños de enfoque de 22 nm y por debajo de nodos de proceso, debido al aumento del impacto de los efectos de segundo orden previamente ignorados (o más crudamente aproximados). Hay varias categorías de comprobaciones de firma.

  • Verificación de reglas de diseño (DRC): también conocida como verificación geométrica, implica verificar si el diseño se puede fabricar de manera confiable dadas las limitaciones actuales de la fotolitografía. En los nodos de proceso avanzados, las reglas DFM se actualizan de opcionales (para un mejor rendimiento) a requeridas.
  • Disposición versus esquema (LVS): también conocida como verificación esquemática, se utiliza para verificar que la ubicación y el enrutamiento de las celdas estándar en el diseño no han alterado la funcionalidad del circuito construido.
  • La verificación formal - Aquí, la funcionalidad lógica del post- diseño netlist (incluyendo cualquier optimización diseño impulsado) se verifica contra el pre-diseño, post- síntesis netlist .
  • Análisis de caída de voltaje : también conocido como análisis de caída de IR, esta verificación verifica si la red eléctrica es lo suficientemente fuerte como para garantizar que el voltaje que representa el valor alto binario nunca caiga por debajo de un margen establecido (por debajo del cual el circuito no funcionará correctamente o de manera confiable ) debido a la conmutación combinada de millones de transistores.
  • Análisis de integridad de la señal : aquí, se analiza el ruido debido a la diafonía y otros problemas, y se verifica su efecto en la funcionalidad del circuito para garantizar que los fallos capacitivos no sean lo suficientemente grandes como para cruzar el voltaje umbral de las puertas a lo largo de la ruta de datos.
  • Análisis de tiempo estático (STA): siendo reemplazado lentamente por el análisis de tiempo estático estadístico (SSTA), STA se utiliza para verificar si todas las rutas de datos lógicos en el diseño pueden funcionar a la frecuencia de reloj prevista , especialmente bajo los efectos de la variación en el chip . STA se ejecuta como un reemplazo de SPICE , porque el tiempo de ejecución de la simulación de SPICE lo hace inviable para diseños modernos de análisis de chip completo.
  • Comprobaciones de la vida útil de la electromigración : para garantizar una vida útil mínima de funcionamiento a la frecuencia de reloj prevista sin que el circuito sucumba a la electromigración.
  • Comprobaciones de aprobación funcional estática, que utilizan técnicas de búsqueda y análisis para comprobar si existen fallos de diseño en todos los casos de prueba posibles; Los dominios funcionales de firma estática incluyen el cruce de dominios de reloj, el cruce de dominios de reinicio y la propagación X.

Herramientas

Un pequeño subconjunto de herramientas se clasifica como "dorado" o de calidad de firma. Categorizar una herramienta como de calidad de aprobación sin sesgo del proveedor es una cuestión de prueba y error, ya que la precisión de la herramienta solo se puede determinar después de que se haya fabricado el diseño. Por lo tanto, una de las métricas que está en uso (y a menudo promocionada por el fabricante / vendedor de la herramienta) es el número de cintas exitosas habilitadas por la herramienta en cuestión. Se ha argumentado que esta métrica es insuficiente, mal definida e irrelevante para ciertas herramientas, especialmente las herramientas que juegan solo una parte en el flujo total.

Si bien los proveedores a menudo embellecen la facilidad de ejecución de un extremo a otro (generalmente RTL a GDS para ASIC y RTL a cierre de temporización para FPGA ) a través de su respectivo conjunto de herramientas, la mayoría de las empresas de diseño de semiconductores utilizan una combinación de herramientas de varios proveedores (a menudo llamados herramientas " mejores de su clase ") para minimizar los errores de correlación previos y posteriores al silicio. Dado que la evaluación de herramientas independientes es costosa (las licencias únicas para herramientas de diseño de los principales proveedores como Synopsys y Cadence pueden costar decenas o cientos de miles de dólares) y una propuesta arriesgada (si la evaluación fallida se realiza en un diseño de producción, resultando en un tiempo para retraso del mercado ), solo es factible para las empresas de diseño más grandes (como Intel , IBM , Freescale y TI ). Como valor agregado , varias fundiciones de semiconductores ahora proporcionan metodologías recomendadas / de referencia evaluadas previamente (a veces denominadas flujos "RM") que incluyen una lista de herramientas, versiones y scripts recomendados para mover datos de una herramienta a otra y automatizar la proceso completo.

Esta lista de proveedores y herramientas pretende ser representativa y no exhaustiva:

Referencias