BRAZO Cortex-A72 - ARM Cortex-A72
| Información general | |
|---|---|
| Lanzado | 2016 |
| Diseñada por | ARM Holdings |
| Cache | |
| Caché L1 | 80 KiB (48 KiB I-cache con paridad, 32 KiB D-cache con ECC) por núcleo |
| Caché L2 | 512 KiB a 4 MiB |
| Caché L3 | Ninguno |
| Arquitectura y clasificación | |
| Min. tamaño de la característica | 16 millas náuticas |
| Microarquitectura | ARMv8-A |
| Especificaciones físicas | |
| Núcleos | |
| Productos, modelos, variantes | |
| Nombre (s) de código de producto | |
| Historia | |
| Predecesor | BRAZO Cortex-A57 |
| Sucesor | BRAZO Cortex-A73 |
El procesador ARM Cortex-A72 es una microarquitectura de la aplicación de la ARMv8-A de 64 bits conjunto de instrucciones diseñado por ARM Holdings ' Austin centro de diseño. El Cortex-A72 es una decodificación de 3 vías fuera de orden superescalar tubería. Está disponible como núcleo SIP para los licenciatarios y su diseño lo hace adecuado para la integración con otros núcleos SIP (por ejemplo , GPU , controlador de pantalla , DSP , procesador de imagen , etc.) en un dado que constituye un sistema en un chip (SoC). El Cortex-A72 se anunció en 2015 para servir como el sucesor del Cortex-A57 , y fue diseñado para usar un 20% menos de energía u ofrecer un 90% más de rendimiento.
Descripción general
- Procesador segmentado con profundamente fuera de orden , cuestión especulativa de 3 vías superescalar tubería de ejecución
- Las extensiones DSP y NEON SIMD son obligatorias por núcleo
- Unidad de punto flotante VFPv4 integrada (por núcleo)
- Virtualización de hardware de soporte
- La codificación del conjunto de instrucciones Thumb-2 reduce el tamaño de los programas de 32 bits con poco impacto en el rendimiento.
- Extensiones de seguridad TrustZone
- Program Trace Macrocell y CoreSight Design Kit para un seguimiento discreto de la ejecución de instrucciones
- Datos de 32 KiB (asociativo de conjuntos de 2 vías) + 48 instrucciones KiB (asociativo de conjuntos de 3 vías) Caché L1 por núcleo
- Controlador de caché integrado de baja latencia nivel 2 (conjunto asociativo de 16 vías), tamaño configurable de 512 KB a 4 MB por clúster
- Búfer de búsqueda de traducción de instrucciones L1 totalmente asociativo de 48 entradas (TLB) con soporte nativo para tamaños de página de 4 KiB, 64 KiB y 1 MB
- TLB de datos L1 totalmente asociativo de 32 entradas con soporte nativo para tamaños de página de 4 KiB, 64 KiB y 1 MB
- Conjuntos asociativos de 4 vías de TLB L2 unificado de 1024 entradas por núcleo, admite hit-under-miss
- Algoritmo sofisticado de predicción de ramas que aumenta significativamente el rendimiento y reduce la energía de la predicción errónea y la especulación
- Etiqueta IC temprana: caché L1 de 3 vías con potencia de asignación directa *
- Etiquetado regionalizado de TLB y μBTB
- Optimizaciones de objetivo de ramificación de compensación pequeña
- Supresión de accesos de predictores de rama superfluos
Papas fritas
- Broadcom BCM2711 (utilizado en Raspberry Pi 4)
- Snapdragon 650, 652 y 653
- NXP i.MX8, Layerscape LS1046, LS2088, LX2160, LS1028
- Texas Instruments Jacinto 7 familia de procesadores SoC automotrices e industriales.
Ver también
- ARM Cortex-A57 , predecesor
- ARM Cortex-A73 , sucesor
- Comparación de núcleos ARMv8-A , familia ARMv8